Verilog還是不同於軟件的，所以無法集成到硬件實現中。
語法上，當時鐘clk的上升沿到來時，只要year _ s _ in >；0，它被不斷地分配給year _ s。
無盡的循環，對吧？要不要壹個時鐘全部算完？
Always @ (posedgclk)通常綜合寄存器，但寄存器每個時鐘只能賦值壹次，而且要賦值多次，最後壹次賦值也會覆蓋前壹次賦值，所以只能分多個周期實現。
而不是for，可以用串行輸入year_s_in，用clk的上升沿采樣，然後判斷，每個時鐘計算壹次。